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IDT70V639S
High-Speed 3.3V 128K x 18 Asynchronous Dual-Port Static RAM
Waveform of Interrupt Timing (1)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
CE "A"
R/ W "A"
INTERRUPT SET ADDRESS
t AS (3)
(3)
t INS
(2)
t WR (4)
INT "B"
5621 drw 16
t RC
ADDR "B"
t AS
INTERRUPT CLEAR ADDRESS
(3)
(2)
CE "B"
OE "B"
t INR (3)
INT "B"
5621 drw 17
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
Truth Table III — Interrupt Flag (1,4)
Left Port
Right Port
H
L
H
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 16L -A 0L
1FFFF
X
X
1FFFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 16R -A 0R
X
1FFFF
1FFFE
X
INT R
L (2)
(3)
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT L and INT R must be initialized at power-up.
17
5621 tbl 16
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